在Verilog语言中，调用子程序可以通过实例化模块来实现。首先，定义一个模块，例如模块A，它接受两个输入信号a和b，并产生一个输出信号c。模块A的具体实现如下：module A（input a， input b， output c）；assign c = a &b；接下来，定义另一个模块，例如模块B，它调用模块A。

verilog在调用模块的时候，信号端口可以通过位置或名称关联。调用形式：module and （C，A，B）；input A，B；output C；... endmoduleand A1 （T3， A1， B 1）； //A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B对应B1。

module topmod（）；...submod1 u1（...）； //这里就是调用子模块 submod2 u2（...）；endmodule module submod1（...）...endmodule module submod2（...）...endmodule 上述所有放主程序topmod.v里即可。子程序也可以拆分出去，分别命名为submodv， submodv。

用<；module>；.<；task>；的方式，module就是包含task的模块名，task就是任务名。

module topmod（）；...submod1 u1（...）； //这里就是调用子模块 submod2 u2（...）；endmodule module submod1（...）...endmodule module submod2（...）...endmodule 上述所有放主程序topmod.v里即可。子程序也可以拆分出去，分别命名为submodv， submodv。

always语句里面是不能调用另一个模块的，其实这个问题的产生是因为你没有理解硬件中各个部分是并行执行的这个特点，你的思维方式属于软件的思维方式。

程序只运行一次功能，建议用T触发器实现，可实现 锁按键信号，使按键只能第一次有效。当复位时，Q_out<；=0；其他时输出结果为Q_out<；=in^Q_out。

其实，一个module，就类似于一个小电路模块，在module中定义的，是内部的电路，你定义成reg或者wire都可以，视情况而定；而在你使用这个module的时候，也就是实例化调用module的时候，那么其实是外部的线与这个module相连接的，这是，必须使用wire型。

1、verilog在调用模块的时候，信号端口可以通过位置或名称关联。调用形式：module and （C，A，B）；input A，B；output C；... endmoduleand A1 （T3， A1， B 1）； //A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B对应B1。

2、在Verilog语言中，调用子程序可以通过实例化模块来实现。首先，定义一个模块，例如模块A，它接受两个输入信号a和b，并产生一个输出信号c。模块A的具体实现如下：module A（input a， input b， output c）；assign c = a &b；接下来，定义另一个模块，例如模块B，它调用模块A。

3、引用模块时，可以运用参数编写的模块的灵活引用。

4、module topmod（）；...submod1 u1（...）； //这里就是调用子模块 submod2 u2（...）；endmodule module submod1（...）...endmodule module submod2（...）...endmodule 上述所有放主程序topmod.v里即可。子程序也可以拆分出去，分别命名为submodv， submodv。

5、用<；module>；.<；task>；的方式，module就是包含task的模块名，task就是任务名。

6、是。模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。在做模块划分时，通常会出现这种情形：某个大的模块中包含了一个或多个功能子模块。verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的。按照每个模块并行工作的思路来调整设计。